6月17日-18日，由廣東省科技廳、廣東省發(fā)展和改革委員會等指導，芯謀研究承辦，以“南沙芯聲 聚勢未來”為主題的2023中國·南沙國際集成電路產業(yè)論壇在廣州南沙盛大召開。國微芯執(zhí)行總裁兼CTO白耿博士受邀參與，在會上發(fā)表《助力先進工藝芯片設計安全》主題演講。演講內容（感謝芯謀研究報道）節(jié)選如下。

EDA（電子設計自動化）是貫穿芯片設計、制造、封裝整條產業(yè)鏈環(huán)節(jié)的一系列工業(yè)軟件的總稱，其行業(yè)特點是“小而精”，全球市場規(guī)模約115億美元，倘若不計入IP銷售，EDA工具或許僅有70、80億美元的市場空間，但這樣小的市場卻托起了千億規(guī)模的集成電路行業(yè)，以至于影響上萬億規(guī)模的電子系統(tǒng)產業(yè)。

國內將近85%的市場份額由新思科技（Synopsys）、楷登電子（Cadence）和西門子EDA（Mentor Graphics）三大EDA公司所占據，其中西門子EDA在國內影響尤為深厚，反觀國產EDA則只占約11%，因此國產EDA產業(yè)有巨大成長空間?？v覽過去幾年，國產EDA呈現(xiàn)良好成長態(tài)勢，每年約有10%復合增長率，西門子EDA的增速則超過12%。

國際巨頭為何擁有如此強大的統(tǒng)治力？首先，歷史上EDA三巨頭擁有超過240次并購，使得三大公司都具有提供全流程的EDA解決方案的能力，除了EDA工具外，三大公司也提供IP設計、設計服務以及一體化解決方案。以新思科技2020年收入來看，57%集中在EDA銷售，1/3的收入來自于IP設計。

其次，三大公司在EDA上每年的投入都超過10億美金，加起來每年超過30億美金，國內EDA企業(yè)與之相比，投入資金水平遠遠低于三大公司。

在政府重視和市場資本的追捧之下，國內目前已有大量EDA公司，但總的來說，以做點工具開發(fā)為主，且多數(shù)為設計前端點工具，缺乏與工藝廠關聯(lián)度更高、復雜度更高的設計后端及制造端的工具。

DFT工具：為車規(guī)芯片保駕護航

近年來，車規(guī)芯片興起帶動行業(yè)對DFT（可測試性設計）的重視，但反過來，車規(guī)芯片擁有更為嚴苛的標準，比如，安全性認證ISO26262、質量管理體系ISO/TS16949、AEC-Q100等，這些都為DFT工具提出了一系列要求。

對車規(guī)芯片來說，必須用DFT工具并加入BIST模塊，例如在邏輯單元加入LBIST模塊、內存單元加入MBIST模塊。對于生產過程中可能產生的缺陷，要具備篩查，診斷和溯源能力，包括支持Stuck-at或Transition 等缺陷診斷以及插入MBIST/LBIST/BSCAN/IP Test等DFT功能模塊。此外，為在使用環(huán)境中動態(tài)檢測芯片，還需要在DFT設計模塊中加入控制模塊。

舉例來說，芯片設計中，剛開始輸入的都是芯片功能模塊，只有當加入了DFT相關模塊設計，從底層到頂層都加入DFT設計模塊和控制模塊，才稱得上完整的芯片設計。

在國微芯DFT設計流程中，針對用戶提供的RTL，可以自動給芯片加入MBIST/BISR/BSCAN功能模塊，產生BSCAN/MBIST所需測試向量，加入DFT相關測試模塊、功能模塊、LBIST并進行DC綜合，加入可測試的點，加入掃描鏈，之后對LBIST進行故障仿真，用自動測試向量的工具產生芯片測試所需向量，最后進行向量仿真。

制造車規(guī)芯片時，需要經歷封裝前的探針測試和封裝后的機臺測試，篩選早期出現(xiàn)問題的芯片，再對合格的芯片進行不同溫度的測試，整個測試流程非常嚴格。

制造車規(guī)芯片后，也需經歷一系列測試，以滿足AEC-Q100的標準規(guī)范，包括模擬芯片使用環(huán)境的測試（壓力、溫度、化學環(huán)境等）、模擬芯片使用生命周期的測試（車規(guī)芯片要求周期較長，一般為10年~15年）、芯片可靠性電遷移測試、HCI和BTI等可靠性測試。

DFT測試的目的就是針對芯片使用過程中不同頻率、不同電壓，驗證出芯片應用條件的邊界，利用探明的邊界條件，對芯片篩查，控制發(fā)貨質量。與此同時，DFT積累的測試數(shù)據可為將來流片成品率提升提供建議和參考。

國微芯在DFT上的優(yōu)勢是可為用戶提供定制化需求的DFT設計，從設計開始到流片后的測試都能為客戶提供一系列反饋和建議，除此之外還可定制提高測試覆蓋率和有效降低測試成本的DFT方案。目前國微芯的DFT設計已與國內很多高端芯片設計廠家合作，包括CPU、FPGA、DSP等各種芯片。

DFR：芯片“不老”的藥

芯片也會變老，當芯片使用過程中，MOS管的閾值電壓和飽和電流會出現(xiàn)漂移，導致晶體管變慢，進一步引起標準邏輯單元門變慢，從而導致整個芯片變慢，久而久之芯片還會失效。

DFR（可靠性工具）就是為了解決這種問題而生，在設計時能夠預測芯片使用過程中可能產生衰退及失效的現(xiàn)象，并對這種現(xiàn)象預測仿真，針對性地找到老化發(fā)生點進行相應優(yōu)化。晶體層面來看，DFR就是晶體管的SPICE仿真器，這種仿真器必須支持老化模型。

僅僅在晶體管級做完衰退分析還不夠，為了能在芯片級考慮到衰退效應，進行Aging-Aware時序分析，必須要在特征化工具上提供解決方案。

EsseSim是國微芯自主研發(fā)的新一代電路仿真工具，是高性能、大容量并基于并行的SPICE仿真工具，可以為STA、EMIR等工具提供晶體管級數(shù)據支撐。此外，國微芯的特征化工具可以提取包含衰退效應的標準邏輯單元門時序庫，支持Aging-Aware的時序分析。

傳統(tǒng)方法中，可靠性預估是基于經驗對所有延遲設置20%的保護帶（20% clk），使用這種完全憑經驗值的方法進行可靠性Aging-Aware時序分析，會出現(xiàn)太樂觀或太悲觀的結果，要么沒法保證在實際的工作年限正常運行，要么可能造成面積和功耗資源浪費。

另一個方法是假設電路中所有節(jié)點的電壓受應幾率（SP）都是固定的值，使用保守的退化老化庫對電路進行時序分析，但這也不能保證時序分析考慮可靠性衰退的精準度，相對電路實際運行情況可能過于悲觀，會造成芯片面積和功耗資源浪費。

國微芯實際采用的方法是基于電路實際運行情況，根據每個節(jié)點實際的受應幾率，計算時序分析中關鍵路徑延遲的衰退。從實際電路運行情況來看，最終考慮到衰退的最長關鍵路徑非常接近設計實際時序約束，證明了我們芯片級可靠性設計方法的實用性和先進性。

國微芯：著重于后端和制造端EDA工具的開發(fā)

國微芯成立于2018年，目前研發(fā)團隊規(guī)模已超過300人，其中30人是由國外引進的高端EDA領軍人才，研發(fā)團隊碩博人員比例超75%，申請專利和軟著共計超過150項。此外，公司已與西安電子科技大學、東南大學、南方科技大學、華中科技大學、廣東工業(yè)大學等建立了EDA聯(lián)合實驗室，聯(lián)合培養(yǎng)國家內部高校EDA后備人才。

根據國微芯執(zhí)行總裁兼首席技術官白耿博士介紹，國微芯著重于后端和制造端的EDA工具開發(fā)，包括后端設計服務、DFT設計服務、IP設計業(yè)務，國微芯將它們叫做芯片流片前的“最后一米”，同時布局以開發(fā)數(shù)字全流程EDA工具鏈為目標。

國微芯EDA工具軟件構架設計直接針對先進工藝、高端芯片設計面臨的痛點，采用最先進的設計思路，主要包括三個關鍵點。

首先，是共性技術開發(fā)。物理驗證工具和OPC工具都擁有共享統(tǒng)一的數(shù)據底座，在讀取版圖、解析版圖數(shù)據時有高速運行讀取的能力，同時可以形成自己smDB版圖格式的文件，之后通過讀取自己版圖格式，比讀取GDS/OASIS的速度可以提高上百倍，可以大大提升流片前物理證驗及OPC效率。

其次，是在不同EDA工具中復用源代碼級別底層功能模塊。國微芯對可復用的功能模塊在源代碼級別進行定義，形成了通用服務引擎的概念，在開發(fā)不同EDA工具時進行源代碼級別的復用，使開發(fā)EDA工具的速度、效率大大提升，同時在后期維護工具的時候所要投入的研發(fā)量也可以大大減少。

最后，是針對先進工藝、復雜工藝、先進SoC芯片設計規(guī)模版圖越來越大，加快物理驗證或加快OPC速度。如何充分利用大量CPU并行運算環(huán)境建立工具的軟件架構，適合大規(guī)模CPU運算環(huán)境下并行加速。國微芯的物理驗證和OPC工具可在5000甚至上萬核的環(huán)境里進行驗證工作，且擁有較好的加速性能。

2022年底國微芯已推出五大系列平臺14款工具，2023年商用級工具又增加了DFT的ATPG、MBIST等多款工具，今年產業(yè)化的產品有17款之多。另外還有17款在研的工具，預計2024、2025年推出，至2025年國微芯總體工具量可達34款左右。